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プロフィール

伊藤　和人 イトウ カズヒト

■所属部署名 理工学研究科　数理電子情報部門 ■電話番号
■職名 情報・DX推進担当 副学長  教授 ■FAX番号
■住所 埼玉県さいたま市桜区下大久保255 ■メールアドレス kazuhito＠mail.saitama-u.ac.jp
■ホームページURL https://elc.eeap.saitama-u.ac.jp/

プロフィール

兼担研究科・学部

工学部　電気電子物理工学科
副学長

研究分野

ディジタル信号処理
VLSI設計自動化
高位合成

現在の研究課題

与えられた信号処理アルゴリズムを高速並列実行する専用VLSI並列処理システムの自動設計を目指している。二次元信号FFTを高速実行するハードウェアアルゴリズムの開発から取りかかり（メッシュ結合マルチプロセッサシステムにおける２次元FFTアルゴリズム，電子情報通信学会論文誌，1988），信号処理アルゴリズム内の演算均一化手法とマルチプロセッサスケジューリングを考察した（VLSI System Compiler for Digital Signal Processing, Modularization and Synchronization, IEEE Trans. Circuit. Syst., 1991）。現在，速度仕様を満たし，かつ最小演算器コストを達成する高位合成問題および不均質マルチプロセッサによる専用ハードウェア設計自動化に取り組んでいる。

所属学会

所属学会
IEEE
電子情報通信学会
情報処理学会

学歴

出身大学院・研究科等
1992 , 東京工業大学 , 博士 , 理工学研究科
1989 , 東京工業大学 , 修士 , 理工学研究科
出身学校・専攻等(大学院を除く)
1987 , 東京工業大学 , 工学部 , 卒業
取得学位
博士(工学) , 東京工業大学 , VLSI System Complier for Digital Signal Processing

研究職歴等

研究職歴
2015 , 理工学研究科数理電子情報部門教授
2008 - 2015 , 理工学研究科数理電子情報部門准教授
2007 - 2008 , 埼玉大学総合情報基盤機構情報メディア基盤センター准教授
2005 - 2007 , 埼玉大学総合情報基盤機構情報メディア基盤センター助教授
1995 - 2005 , 埼玉大学工学部助教授
1992 - 1995 , 東京工業大学工学部助手

研究活動業績

研究業績(著書・発表論文等)

論文
Double Moduler Redundancy Design of LSI Controller for Soft Error Tolerance
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:20-25 2024
Katsutoshi Otsuka, Kazuhito Ito

Reduction of Static Power Consumption of LSI by Decreasing Leakage Current Paths with Equivalent Logic Expression Conversion
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:299-304 2024
Kazuma Dobata, Kazuhito Ito

An Efficient LSI Implementation of the Summation of Products in Convolution Operation for Binarized Neural Networks
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:96-101 2022
Mitsuru Takahashi, Kazuhito Ito

Reduction of LSI Maximum Power Consumption with Standard Cell Library of Stack Structured Cells
IEICE Trans. Fundamentals,E105-A(3):487-496 2022
Yuki Imai, Shinichi Nishizawa, Kazuhito Ito

Register Minimization and its Application in Schedule Exploration for Area Minimization for Double Modular Redundancy LSI Design
IEICE Trans. Fundamentals,E105-A(3):530-539 2022
Yuya Kitazawa, Kazuhito Ito

画像処理によるGUI 自動検証システムの構築
自動車技術,76(3):104-110 2022
新井正敏, 伊藤和人

画像特徴点を使ったGUIシステムの自動実装検証の開発
システム制御情報学会論文誌,34(1):23-25 2021
新井正敏, 伊藤和人

Energy Minimization of Double Modular Redundant Conditional Processing by Common Condition Dependency
IEICE Transactions on Electronics,E103-C(4):181-185 2020
Kazuhito Ito

Analog circuit design methodology utilizing a structure of thin BOX FDSOI
IEICE Electronics Express,16(5):20181136 2019
Kota Chubachi, Shinichi Nishizawa, Kazuhito Ito

Minimization of Energy Consumption of Double Modular Redundancy Design of Conditional Processing by Common Condition Dependency
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:18 - 23 2019
Kazuhito Ito

Register Minimization in Double Modular Redundancy Design with Soft Error Correction by Replay
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:192 - 197 2019
Yuya Kitazawa, Shinichi Nishizawa, Kazuhito Ito

1群4編2章回路解析の基礎
知識ベース知識の森・電子情報通信学会:1-22 2019
伊藤和人(分担)

1群4編3章動的システムとしての回路
知識ベース知識の森・電子情報通信学会:1-14 2019
伊藤和人(分担)

Minimization of Vote Operations for Soft Error Detection in DMR Design with Error Correction by Operation Re-Execution
IEICE Trans. Fundamentals,E101-A(12):2271-2279 2018
Kazuhito Ito, Yuto Ishihara, Shinichi Nishizawa

Minimization of Equality Check for Soft Error Detection in DMR Design Implemented with Error Correction by Operation Re-execution
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:112-117 2018
Yuto Ishihara, Shinichi Nishizawa, Kazuhito Ito

Low Complexity Reed-Solomon Decoder Design with Pipelined Recursive Euclidean Algorithm
IEICE Transactions on Fundamentals,E99-A(12):2453-2462 2016
Kazuhito Ito

Hardware-Efficient Local Extrema Detection for Scale-Space Extrema Detection in SIFT Algorithm
IEICE Transactions on Fundamentals,E99-A(12):2507-2510 2016
Kazuhito Ito, Hiroki Hayashi

Register-Bridge Architecture and its Application to Multiprocessor Systems
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:10-15 2016
Takafumi Fujii, Shinichi Nishizawa, Kazuhito Ito

A Low Power and Hardware Efficient Syndrome Key Equation Solver Architecture and Its Folding with Pipelining
IEICE Transactions on Fundamentals,E98-A(5):1058-1066 2015
Kazuhito ITO

Minimization of Register Area Cost for Soft-Error Correction in Low Energy DMR Design
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:56-61 2015
Kazuhito Ito, Takumi Negishi

Energy Minimization of Full TMR Design with Optimized Selection of Temporal/Spatial TMR Mode and Supply Voltage
IEICE Trans. Fundamentals,E97-A(12):2530-2539 2014
Kazuhito Ito

低消費電力シンドローム基本方程式求解アーキテクチャ
電子情報通信学会論文誌,J96-A(9):691-694 2013
伊藤和人

高速ヴィタビ復号の先見ACS計算レイテンシ削減手法
電子情報通信学会論文誌,J96-A(9):695-698 2013
伊藤和人, 白坂龍人, 大西秀児

A Parallel Simulated Annealing Algorithm with Look-Ahead Neighbor Solution Generation
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:106-111 2013
Yusuke Ota, Kazuhito Ito

A Low Energy Full TMR Design Method with Optimized Selection of Time/Space TMR Mode and Supply Voltage
Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies:334-339 2013
Kazuhito Ito, Yuki Hayashi

Hardware Efficient and Low Latency Implementations of Look-Ahead ACS Computation for Viterbi Decoders
IEICE Transactions on Fundamentals,E96-A(12):2680-2688 2013
Kazuhito Ito, Ryoto Shirasaka

A Method to Reduce Energy Consumption of Conditional Operations with Execution Probabilities
IPSJ Transactions on System LSI Design Methodology,6:60-70 2013
Kazuhito Ito, Kazuhiko Kameda

Valid Digit and Overflow Information to Reduce Energy Dissipation of Functional Units in General Purpose Processors
IEICE Transactions on Electronics ,E96-C(4):463-472 2013
Kazuhito ITO, Takuya NUMATA

A Method of Power Supply Voltage Assignment and Scheduling of Operations to Reduce Energy Consumption of Error Detectable Computations
Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2012:420-424 201203
Yuki Suda, Kazuhito Ito

A Trace-Back Method with Source States and its Application to Viterbi Decoders of Low Power and Short Latency
Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2012:372-377 201203
Kazuhito Ito

A Trace-Back Method with Source States for Viterbi Decoding of Rate-1/n Convolutional Codes
IEICE Transactions on Fundamentals,E95-A(4):767-775 2012
Kazuhito Ito

A Processor Accelerator for Software Decoding of Reed-Solomon Codes
IEICE Transactions on Fundamentals,E95-A(5):884-893 2012
Kazuhito ITO, Keisuke NASU

A Resource Binding Method to Reduce Data Communication Power Dissipation on LSI
情報処理学会,IPSJ Transactions on System LSI Design Methodology,3:257-267 201008
Hidekazu Seto, Kazuhito Ito

A Processor Accelerator for Software Decoding of BCH Codes
電子情報通信学会,IEICE Transactions on fundamentals of electronics, communications and computer sciences,E93-A(7):1329-1337 201007
Kazuhito Ito

Energy Dissipation Reduction of Arithmetic Operations with Valid Digits
Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2009:35-40 2009
Kazuhito Ito, Yorito Nagasaka

FPGA を用いた並列 FFT の実現
埼玉大学地域オープンイノベーション,埼玉大学地域オープンイノベーションセンター紀要,1:67-72 2009
伊藤和人

Reducing Power Dissipation of Data Communictions on LSI with Scheduling Exploration
IPSJ Transactions on System LSI Design Methodology,2:53-63 2009
Kazuhito Ito, Hidekazu Seto

A BCH Accelerator for Application Specific Processors
Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2007:115-121 2007
Kazuhito Ito

スケジューリングとバス分割によるＶＬＳＩ消費電力削減
埼玉大学総合研究機構,総合研究機構研究プロジェクト研究成果報告書,第5号(18年度):689-690 2007
伊藤和人
リポジトリ

Schedule Exploration for Minimizing Energy Consumption by Data Communications
Proceedings of the Workshop on synthesis And System Integration of Mixed Information Technologies 2006,-:308-313 2006
Kazuhito Ito

Rapid and Precise Instruction Set Evaluation for Application Specific Processor Design
The Proceedings of IEEE International Symposium on Circuits and Systems,-:6210-6213 2005
Masayuki Masuda, Kazuhito Ito

自己ハザードによりステージ数を節約したCISCパイプラインプロセッサの自動生成
第18回回路とシステム軽井沢ワークショップ論文集,-:569-574 2005
王佶, 山口達彦, 伊藤和人

Spatially Unequal Error Protection in Video Coding for Low SNR Channels
Proc. IEEE International Midwest Symposium on Circuits and Systems,I:249 254 2004
Kazuhito Ito, Hiroshi Yamamoto

New Rate Control Method with Minimum Skipped Frames for Very Low Delay in H.263+ Codec
電子情報通信学会,IEICE Transactions on fundamentals of electronics, communications and computer sciences,E85-A(6):1396-1407 200206
伊藤和人
リポジトリ

Systm-MSPA Design of H.263+ Video Encoder/Decoder LSI for Videotelephony Applications(Special Section on VLSI Design and CAD Algorithms)
電子情報通信学会,IEICE Transactions on fundamentals of electronics, communications and computer sciences,E84-A(11):2614-2622 200111
伊藤和人
リポジトリ

An Overlapped Scheduling Method for an Iterative Processing Algorithm with Conditional Operations
電子情報通信学会,IEICE Transactions on fundamentals of electronics, communications and computer sciences,E81-A(3):429-438 199803
伊藤和人
リポジトリ

Bits Truncation Adaptive Pyramid Algorithm for Motion Estimation of MPEG2 (Special Section on Digital Signal Processing)
電子情報通信学会,IEICE Transactions on fundamentals of electronics, communications and computer sciences,E80-A(8):1438-1445 199708
伊藤和人
リポジトリ

学会発表
LSI 設計における演算スケジューリングのイジングモデル定式化
電子情報通信学会2023年総合大会,電子情報通信学会2023年総合大会論文集:A-6-1 202303
岸本拓人, 伊藤和人

レジスタブリッジ型LSI の力学モデルによる演算マッピング
電子情報通信学会2023年総合大会,電子情報通信学会2023年総合大会論文集:A-6-2 202303
林伸幸, 伊藤和人

LSIの最大消費電力を削減するスタック構造スタンダードセルライブラリ
電子情報通信学会,電子情報通信学会技術報告VLD2019-101,119(443):43-48 202002
今井祐貴、西澤真一、伊藤和人

フリップフロップの記憶保持特性とIDDQテストを組み合わせたプロセスばらつき推定
電子情報通信学会,電子情報通信学会技術報告VLD2019-102,119(443):49-52 202002
西澤真一、伊藤和人

薄膜FDSOIトランジスタを用いた低電圧動作逆方向バイアス電圧生成回路
DAシンポジウム,DAシンポジウム2017論文集:75-78 201808
中鉢 洸太, 西澤 真一, 伊藤 和人

二重冗長化処理の誤り検出最少化スケジューリング手法
電子情報通信学会ソサイエティ大会:A-1-7 201709
石原裕人，西澤真一, 伊藤和人

二重冗長化処理におけるレジスタ面積コスト最小化
電子情報通信学会ソサイエティ大会:A-1-8 201709
伊藤和人

GPGPUによるFPGA向けテクノロジマッピングの高速化
電子情報通信学会総合大会,講演論文集:A-6-2 201603
杉山方健, 西澤真一, 伊藤和人

乗算器数を削減した低電力シンドローム基本方程式求解手法
電子情報通信学会2014年ソサイエティ大会,電子情報通信学会2014年ソサイエティ大会講演論文集:A-3-4 201409
伊藤和人

先見近傍解生成による焼きなまし法の並列化手法
電子情報通信学会,技術研究報告VLD2012-73,112(320):81-86 201211
太田悠介, 伊藤和人

A Method to Reduce Power Dissipation of Conditional Operations with Execution Probabilities and its Application to Dual Supply Voltage System
電子情報通信学会,電子情報通信学会技術報告,VLD2009-44:19-24 200912
Kazuhito Ito, Hyun-Joon Kim

A Resource Binding Method to Reduce Data Communication Power Dissipation on LSI
電子情報通信学会,電子情報通信学会技術報告,VLD2009-45:25-30 200912
Hidekazu Seto, Kazuhito Ito

LSIのデータ通信消費電力を削減するリソースバインディング手法
電子情報通信学会,電子情報通信学会技術報告(VLD2007-86):25-30 200711
世渡秀和、伊藤和人

埼玉大学FTTLの構築
学術情報処理研究集会,学術情報処理研究,11:124-128 200709
伊藤和人, 田邊俊治, 小川康一, 吉浦紀晃, 重原孝臣, 前川仁

動画像コーデックにおける主観的画質改善のための空間的不均一誤り保護
電子情報通信学会,電子情報通信学会技術報告(IE2006-279):23-28 200703
柴田太郎, 伊藤和人

Schedule Exploration for Minimizing Energy Consumption by Data Communications
,Proceedings of the Workshop on synthesis And System Integration of Mixed Information Technologies 2006:308-313 2006

フロアプランと高位合成を同時に行うLSI設計手法
電子情報通信学会,電子情報通信学会技術報告(CPSY2004-94):25-30 200503
大塚正臣, 伊藤和人

再構成可能加算を考慮したLSI高位設計手法
電子情報通信学会,電子情報通信学会技術報告(CPSY2004-95):31-36 200503
渡辺貴宏, 伊藤和人

Rapid and Precise Instruction Set Evaluation for Application Specific Processor Design
,The Proceedings of IEEE International Symposium on Circuits and Systems:6210-6213 2005

スケジューリング探索によるデータ通信消費電力削減
電子情報通信学会,電子情報通信学会技術報告(CPSY2005-81):25-30 2005
伊藤和人

自己ハザードによりステージ数を節約したCISCパイプラインプロセッサの自動生成
,第18回回路とシステム軽井沢ワークショップ論文集:569-574 2005

専用プロセッサ設計のためのレジスタ数を考慮した命令セット評価手法
電子情報通信学会,電子情報通信学会技術報告(CPSY2005-65):7-12 2005
増田雅由, 伊藤和人

専用プロセッサの命令セット評価の高速化手法
電子情報通信学会,電子情報通信学会技術報告(VLD2004-51):13-18 200412
増田雅由, 伊藤和人

Spatially Unequal Error Protection in Video Coding for Low SNR Channels
,Proc. IEEE International Midwest Symposium on Circuits and Systems:249-254 2004

自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法
,電子情報通信学会技術報告(VLD2003-91):172-132 2003

An Optimal Scheduling Method for Parallel Processing System of Array Architecture
,Proc. 1997 Asia and South Pacific Design Automation Conference:447-454 1997

Bits Truncation Adaptive Pyramid Algorithm for Motion Estimation of MPEG2
,IEICE Trans. Fundamentals,E80-A(8):1438-1445 1997

High Speed Bit-Serial Parallel Processing on Array Architecture
,Proc. 1997 Asia and South Pacific Design Automation Conference:667-668 1997

教育活動実績

授業等

2011 , 前期 , 電子回路Ⅰ（工学部）
2011 , 後期 , 計算機システム（工学部）
2011 , 後期 , ディジタル信号処理（工学部）
2011 , 前期 , ディジタルシステム特論（院・理工学前期）
基礎物理学Ⅰ（工学部）
電子システム概論（工学部）
電子回路Ⅱ（工学部）
電気電子実験Ⅰ（工学部）
電気電子実験Ⅲ（工学部）
前期 , ディジタルシステム特論Ⅰ（院・理工学前期）
前期 , ディジタルシステム特論Ⅱ（院・理工学前期）